HBQ Artix-7 Motion Control Card

Wiki tra cứu toàn diện cho việc phát triển firmware, tích hợp phần cứng và vận hành.

Comprehensive reference wiki for firmware development, hardware integration, and operation.

Tổng quan sản phẩmProduct Overview

HBQ Artix-7 Motion Control Card là card điều khiển chuyển động đa trục tích hợp FPGA Xilinx Artix-7 và MCU STM32H7, hỗ trợ PCIe x4, USB 3.0 và DAQ tốc độ cao.

HBQ Artix-7 Motion Control Card is a multi-axis motion control card integrating Xilinx Artix-7 FPGA and STM32H7 MCU, supporting PCIe x4, USB 3.0, and high-speed DAQ.

Sơ đồ khối hệ thống

System Block Diagram

Sơ đồ thể hiện sự kết nối giữa FPGA Artix-7 (xử lý thời gian thực) và MCU STM32H7 (quản lý giao thức và thuật toán), cùng các khối chức năng ADC/DAC, Motion Control và Host Interface.

This diagram illustrates the interconnection between Artix-7 FPGA (real-time processing) and STM32H7 MCU (protocol management and algorithms), along with ADC/DAC, Motion Control, and Host Interface modules.

Thành phần linh kiện trên Board

On-board Component Layout

Bố cục phần cứng với các vị trí trung tâm của FPGA, MCU, chip USB 3.0 và hệ thống các Connector ngoại vi (SCSI, PCIe, USB-C) và LED chỉ thị trạng thái.

Hardware layout highlighting the central positions of the FPGA, MCU, USB 3.0 controller, and the peripheral connector array (SCSI, PCIe, USB-C) along with status indicator LEDs.

Thông số	Parameter	Giá trị chi tiết	Detailed Value
Form Factor	PCIe Full-Height · PXI Hybrid slot compatible
FPGA Core	Xilinx Artix-7 35K — XC7A35T (ALINX AC7A035)
MCU Core	STM32H743VIT6 — ARM Cortex-M7 @ 480 MHz
Motor Axes	6 × Servo/Stepper (RS-422 differential, 500kHz)
Encoder Axes	6 × Quadrature A/B/Z (RS-422 differential, 10MHz)
High-speed Link	PCIe x4 Gen2 · USB 3.0 (200MB/s)

Bộ xử lý trung tâmCore Processors

1. FPGA Xilinx Artix-7 (XC7A35T)

1. Xilinx Artix-7 FPGA (XC7A35T)

Tài nguyên Logic

Logic Resources

33,280 Logic Cells · 50 DSP Slices · 1,800 Kbits Block RAM.

Nhiệm vụ chính

Core Tasks

PCIe Endpoint, Encoder counter, PWM generation, SPI Master for ADC/DAC, FMC bridge to MCU.

2. MCU STM32H743VIT6

2. STM32H743VIT6 MCU

Hiệu năng

Performance

Cortex-M7 @ 480 MHz · DMA-capable FMC bus · 2MB Flash · 1MB RAM.

Nhiệm vụ chính

Core Tasks

Giao thức CAN FD, Modbus RTU, thuật toán trajectory Planning, điều khiển IMU trên chip.

CAN FD, Modbus RTU, Trajectory Planning, on-board IMU control.

Kiến trúc nguồn & SafetyPower Architecture & Safety

Nguồn chính 12V được cấp qua 3 nguồn: Khe PCIe, Backplane PXI hoặc Connector CN10.

Sơ đồ phân phối nguồn

Power Distribution Scheme

Sơ đồ các tầng hạ áp từ nguồn chính 12V xuống các mức 5V, 3.3V, 1.8V, 1.5V cấp cho FPGA, MCU và phần analog cách ly.

Detailed diagram of step-down stages from the main 12V supply to 5V, 3.3V, 1.8V, 1.5V rails for the FPGA, MCU, and isolated analog sections.

Sơ đồ nguồn chi tiết (Full)

Full Power Scheme Diagram

Sơ đồ phân phối điện năng chi tiết cho toàn bộ các khối chức năng trên board.

Detailed power distribution diagram for all functional blocks on the board.

Lưu ý E-STOP (CN15)E-STOP Note (CN15)

Kín mạch Pin 1 & 2 trên CN15 là điều kiện bắt buộc để card hoạt động. Đây là ngắt cứng bảo vệ toàn board.

Closing Pin 1 & 2 on CN15 is mandatory for card operation. This is a hardware interlock for the entire board.

Power Rail	Source IC	Typical Load	Consumers
5V	MAX20006	2A	MCU, ADC, USB, Encoder supply
3.3V	MP2122 U10	1A	Logic IO, CAN, Modbus, ISO blocks
1.8V / 1.5V	MP2122 U11	600mA	FPGA Banks, HyperRAM core
12V_LDO	L78M12	200mA	DAC Analog, Op-amp filters

I/O Analog (ADC & DAC)Analog I/O (ADC & DAC)

1. Khối ADC (AD7606C-16)

1. ADC Block (AD7606C-16)

8 kênh thu thập đồng thời, độ phân giải 16-bit, dải đo ±5V hoặc ±10V (chọn qua Jumper J4).

8 simultaneous channels, 16-bit resolution, ±5V or ±10V range (selectable via Jumper J4).

SPI Signal	FPGA Pin (Package)	Function
ADC_SCLK	H22	SPI Clock
ADC_CS	K21	Chip Select
ADC_DOUT_A..D	G21, G22, H21, J21	Data lines (2 ch per line)
ADC_BUSY	V11	Conversion status

2. Khối DAC (DAC81404)

2. DAC Block (DAC81404)

4 kênh xuất điện áp 16-bit, có đệm TL082 op-amp để tăng dòng ngõ ra.

4-ch 16-bit voltage output with TL082 op-amp buffers for increased output current.

Signal	FPGA Pin (Package)	Function
DAC_MOSI	G20	Data In
DAC_SCLK	G22	SPI Clock
DAC_CS	H20	Chip Select
DAC_LDAC	H22	Logic Load

Điều khiển Chuyển độngMotion Control I/O

Encoder Input (RS-422 Vi sai)

Encoder Input (RS-422 Differential)

Tích hợp điện trở đầu cuối 120Ω trên board. Sử dụng chip nhận AM26LV32E.

Trục / Axis	Chân A+ / A-	Chân B+ / B-	Chân Z+ / Z-
Encoder 1	27 / 26	25 / 24	77 / 76
Encoder 2	75 / 74	23 / 22	21 / 20
Encoder 3	73 / 72	71 / 70	19 / 18
Encoder 4	17 / 16	69 / 68	67 / 66
Encoder 5	31 / 30	29 / 28	79 / 78

Điều khiển Motor (RS-422 PWM+DIR)

Motor Control (RS-422 PWM+DIR)

Trục / Axis	FPGA PWM Pin	FPGA DIR Pin	SCSI Pins
Motor 1	L12_P	L12_N	Pin 12 / Pin 10
Motor 2	L10_N	L10_P	Pin 64 / Pin 62
Motor 3	L4_N	L4_P	Pin 7 / Pin 5
Motor 4	IO0	L6_P	Pin 60 / Pin 58

Digital I/O Cách lyIsolated Digital I/O

Cần cấp nguồn 5-30V DC riêng biệt cho khối IN (pins 33/34) và khối OUT (pins 35/36). Requires separate 5-30V DC power for IN block (pins 33/34) and OUT block (pins 35/36).

Channel	J7A Pin (I/O)	FPGA Pin (Net)	Logic Level
DI 1-4	83, 82, 81, 80	Bank 15	Isolated 24V
DO 1-4	37, 38, 39, 40	Bank 16	Isolated 24V

Truyền thông Công nghiệpIndustrial Fieldbus

1. CAN FD (2 Cổng)

1. CAN FD (2 Ports)

Sử dụng transceiver SN65HVD230DR. Điện trở đầu cuối 120Ω đã có sẵn trên board.

Uses SN65HVD230DR transceivers. 120Ω on-board termination resistors included.

CAN1: SCSI Pins 57(P), 56(N) | CAN2: SCSI Pins 55(P), 54(N)

2. RS-485 / Modbus RTU

Sử dụng ADM3065EARZ, chế độ Half-duplex với tính năng tự động chuyển hướng TX/RX.

Uses ADM3065EARZ, Half-duplex mode with automatic TX/RX direction control.

MB1: SCSI Pins 4(A), 3(B) | MB2: SCSI Pins 2(A), 1(B)

Tra cứu Pin SCSI (Full 100-Pin)SCSI Pinout (Full 100-Pin)

Sử dụng thanh tìm kiếm để tra cứu nhanh. Xem chi tiết tại Datasheet đầy đủ. Use the search bar to find signals. See details in the Full Datasheet.

L	Tín hiệu Trái	Left Signal	R	Tín hiệu Phải	Right Signal	Type

Chi tiết Phân bổ chân FPGAFPGA Pin Mapping Details

Xem tra cứu chân đầy đủ và chức năng chi tiết tại: AC7A035 FPGA Pin Assignment Guide

View full pin lookup and detailed functionality at: AC7A035 FPGA Pin Assignment Guide

Dữ liệu được trích xuất trực tiếp từ tài liệu kỹ thuật của Module ALINX AC7A035 (Xilinx XC7A35T-2FGG484I) kết hợp với Schematic HBQ Artix-7 Motion Control Card.

Data extracted from ALINX AC7A035 (Xilinx XC7A35T-2FGG484I) Module reference and HBQ Artix-7 Motion Control Card Schematic.

1. Cấu hình Bank I/O & Điện áp

1. I/O Bank & Voltage Configuration

Bank	Điện áp VCCO	VCCO Voltage	IOSTANDARD	Mô tả chức năng
B13	3.3V	LVCMOS33	USB 3.0 Control, GPIO, LED	USB 3.0 Control, GPIO, LED
B14	3.3V	LVCMOS33	USB 3.0 Data Bus (32-bit)	USB 3.0 Data Bus (32-bit)
B15	3.3V	LVCMOS33	Motor, Encoder, DAC/ADC SPI	Motor, Encoder, DAC/ADC SPI
B16	3.3V	LVCMOS33	Motor, ISO OUT, CAN, Modbus, FMC Bus	Motor, ISO OUT, CAN, Modbus, FMC Bus
B34	1.5V / 3.3V	Variable	XADC, FMC Address, Special IO	XADC, FMC Address, Special IO

2. Giao tiếp USB 3.0 (FT601Q Buffer)

2. USB 3.0 Interface (FT601Q Buffer)

Control Signals

USB_CLK	Y22	Clock 100MHz (In)
USB_TXE_N	U17	TX FIFO Empty
USB_RXF_N	U18	RX FIFO Full
USB_WR_N	R19	Write Strobe
USB_RST	C13	Chip Reset

Data Bus (32-bit)

Bus dữ liệu USB_DATA[0..31] thuộc Bank 14. Xem chi tiết trong file XDC bên dưới.

USB_DATA[0..31] bus belongs to Bank 14. See XDC block for specific package pins.

3. Điều khiển Chuyển động & Phản hồi

3. Motion Control & Feedback

Signal	FPGA Net	Bank	Chức năng	Function
Motor PWM/DIR
MDR_PWM1	B15_L12_P	B15	Xung điều khiển Trục 1	Axis 1 PWM
MDR_DIR1	B15_L12_N	B15	Hướng điều khiển Trục 1	Axis 1 DIR
MDR_PWM2	B15_L10_N	B15	Xung điều khiển Trục 2	Axis 2 PWM
Encoder A/B/Z
ENC1_A/B/Z	B15_L20/L19	B15	Encoder feedback Trục 1	Axis 1 Feedback
ENC2_A/B/Z	B15_L8/L3	B15	Encoder feedback Trục 2	Axis 2 Feedback

4. Giao tiếp Analog (ADC & DAC SPI)

4. Analog Interface (ADC & DAC SPI)

Interface	Signal	FPGA Pin	IOStandard	Mô tả
DAC81404	DAC_SCLK	G22	LVCMOS33	SPI Clock
	DAC_MOSI	G20	LVCMOS33	Master Out Slave In
	DAC_MISO	G21	LVCMOS33	Master In Slave Out
	DAC_CS	H20	LVCMOS33	Chip Select
AD7606C	ADC_SER_SCLK	J22 (?)	LVCMOS33	Serial Clock
	ADC_SER_CS	H22 (?)	LVCMOS33	Chip Select
	ADC_BUSY	V11	LVCMOS33	Conversion Status

5. FMC Bus (Giao tiếp FPGA ↔ MCU)

5. FMC Bus (FPGA ↔ MCU Interface)

FMC Signal	FPGA Pin (B16)	MCU Pin (H743)	Ghi chú	Notes
FMC_A16..23	CN4: 41..57	PD11..PE2	Bus địa chỉ FMC	FMC Address Bus
FMC_DA0..15	CN4: 41R..	PD14..PD1	Bus dữ liệu 16-bit	16-bit Data Bus
FMC_NOE / NWE	Bank 16	PD4 / PD5	Tín hiệu Read/Write enable	Read/Write Enable
FMC_NE1	Bank 16	PD7	Chip Select MCU Side

6. Industrial Fieldbus & Misc

Function	Signal Name	FPGA Net	Bank
CAN FD	FPGA_CAN_TX/RX	B16_L6_N/P	Bank 16
RS-485 Modbus	FPGA_MODBUS_TX/RX	B16_L4_N/P	Bank 16
XADC Analog	XADC_VP / VN	AD0P / AD0N	Bank 34
PCIe Reset	PCIE_RESET	B16_L8_N	Bank 16

7. PCIe Gen2 x4 & GTP Transceiver

Reference Clock

clk_in_clk_p/n: R4 / R3 (Package Pin)

Tần số: 125MHz (SiT9102 differential).

Frequency: 125MHz (SiT9102 differential).

GTP Lanes

4 lane MGT_TX/RX kết nối trực tiếp từ FPGA tới khe PCIe qua CN4.

4 MGT_TX/RX lanes connected from FPGA to PCIe slot via CN4.

8. File Constraints (XDC)

8. Constraints File (XDC)

Tải xuống hoặc xem file cấu hình chân đầy đủ tại đây: artix7_35K_pin_assignment.xdc

Download or view the full pin configuration file here: artix7_35K_pin_assignment.xdc

Hướng dẫn phát triển VivadoVivado Development Workflow

1. Thiết lập Project: Chọn part xc7a35tfgg484-2.

2. Clocking: Source clock vi sai 125MHz chân R4 (GTP ref). Tạo logic clock 100MHz từ MMCM.

3. PCIe Gen2 IP: Cấu hình X4, BAR0 size 64KB (Axi-Lite) cho register map.

4. Lưu ý: Cần khai báo CLOCK_DEDICATED_ROUTE FALSE cho chân usb_clk trong XDC.

1. Project Setup: Select part xc7a35tfgg484-2.

2. Clocking: Source 125MHz differential clock on pin R4 (GTP ref). Generate 100MHz logic clock via MMCM.

3. PCIe Gen2 IP: Configure X4, BAR0 size 64KB (Axi-Lite) for register map.

4. Note: CLOCK_DEDICATED_ROUTE FALSE must be declared for the usb_clk pin in XDC.

Lập trình & DebugProgramming & Debug

1. FPGA JTAG (CN9)

Sử dụng Platform Cable USB II. Connector 10-pin pitch 2.54mm.

Use Platform Cable USB II. 10-pin connector, 2.54mm pitch.

2. MCU SWD (P1)

Sử dụng ST-Link V2 hoặc J-Link. 3-pin: SWCLK, SWDIO, GND.

Use ST-Link V2 or J-Link. 3-pin: SWCLK, SWDIO, GND.

3. Chỉ thị LED

3. Status LEDs

LED	Signal	Meaning
LED Vàng	L18	FPGA Status / Config done
LED Xanh	N19	Firmware heartbeat